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Chapter 4: Configuration
U15
R
a U1
tform Fl as h
Pl tform Fl as h
Pl a XCF32PF
XCF32PF D[0:7]
8
D[7:0]
U10
FPGA
XC5VLX50T
CE1 (U15)
CE (U1)
BU S Y
36
42
41
U6
CPLD
XC2C32
31
29
33
32
FORCE (1)
WIDE (1)
PCIW_EN (1)
RTR (1)
5
6
34
23
DONE
DOUT_BU S Y
RDWR_B
C S _B
CF
OE/RE S ET
43
44
2 8
27
PROG_B
INIT_B
To P2
From P2
CLKOUT
CLKIN
REV_ S EL0
REV_ S EL1
39
40
8
CPLD_ S PARE[1: 8 ]
12 8 2 3 13
1
30 MHz
CPLD CLK
CCLK M0 M1 M2 H S WAPEN
From/To P2
S W5
1
2
3
1
3
5
P3
2
4
6
4
DIP S W
UG201_c4_05_02260 8
Notes:
1. FORCE, WIDE, PCIW_EN, and RTR are FPGA general-purpose I/Os.
Figure 4-5:
Schematic of Flash/CPLD/FPGA SelectMAP Interface
Table 4-3:
FPGA Configuration Pin Listing (1)
Pin
Number
N15
N23
N22
AD21
AC22
AD22
M22
N14
92
Net Name
FPGA_CCLK
FPGA_RDWR_B
FPGA_CS_B
MODE0
MODE1
MODE2
PROG_B
INIT_B
Direction
I/O
I
I
I
I
I
I
I
Pin Type
CCLK
RDWR_B
CS_B
M0
M1
M2
PROGRAM_B
INIT_B
www.xilinx.com
Description
Configuration Clock Input or Output
Active-Low Read Write
Active-Low Chip Select
Mode Select 0
Mode Select 1
Mode Select 2
Active-Low asynchronous full-chip reset
Active-Low Delay Configuration
Virtex-5 FPGA ML555 Development Kit
UG201 (v1.4) March 10, 2008
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